표준셀 라이브러리 (Standard Cell Library)
쉽게 풀면
레고 블록을 조립해 다양한 모형을 만들 때 규격화된 블록 조각들을 쓰는 것처럼, 디지털 회로를 설계할 때도 미리 만들어진 기본 논리 블록들을 조합해 복잡한 회로를 구성합니다. 표준셀 라이브러리는 이런 기본 블록들을 모아 놓은 부품 카탈로그라고 볼 수 있습니다. 각 셀은 정해진 높이와 규격을 따르기 때문에 서로 자유롭게 이어 붙일 수 있습니다.
왜 중요한가
매번 트랜지스터 단위로 회로를 새로 설계한다면 시간이 지나치게 오래 걸리고 오류 가능성도 커지기 때문에, 검증된 표준셀을 재사용하는 방식은 설계 생산성과 신뢰성을 크게 높여줍니다. 이 때문에 표준셀 라이브러리는 자동화된 VLSI 설계 흐름의 기반 요소로 다뤄집니다.
논문에서는 이렇게 쓰입니다
여러 문턱전압 옵션을 갖춘 7나노미터 표준셀 라이브러리를 이용해 설계를 합성했다는 뜻입니다.
라이브러리 내 각 셀이 정확한 합성과 분석을 지원하기 위해 타이밍, 전력, 면적 특성이 정리되어 있다는 내용입니다.
조금 더 깊게 보면
표준셀 라이브러리에는 각 셀의 논리 기능뿐 아니라 지연시간, 소비전력, 면적과 같은 특성 정보가 함께 기록되어 있어 합성 도구가 이를 참고해 최적의 셀 조합을 선택합니다. 동일한 논리 기능이라도 속도와 전력, 면적이 다른 여러 버전의 셀이 함께 제공되는 경우가 많아 설계 목표에 맞게 선택할 수 있습니다. 각 셀은 표준 높이와 전원 레일 위치를 공유하도록 설계되어 배치 시 서로 맞닿아 이어질 수 있으며, 셀 내부의 트랜지스터 폭과 핀 위치는 인접 셀과의 배선 연결성을 고려해 정해집니다.
주의할 점
표준셀 라이브러리는 특정 제조 공정에 맞춰 만들어지기 때문에, 다른 공정이나 파운드리의 라이브러리를 그대로 가져다 쓸 수는 없다는 점에 유의해야 합니다.
동일 논리 기능이라도 구동력이 다른 여러 크기의 셀이 함께 제공되는데, 무조건 큰 셀을 쓰면 지연은 줄지만 면적과 동적 전력이 늘어나므로 합성 도구는 타이밍 여유와 전력을 함께 고려해 셀을 선택합니다.