레이아웃 대 회로도 검증 (Layout Versus Schematic Verification)
한 줄 정의: 완성된 레이아웃에서 소자와 연결 정보를 추출해, 원래 설계한 회로도와 논리적으로 동일한지 자동으로 비교 검증하는 절차입니다.
쉽게 풀면
설계도대로 조립된 가구가 원래 도면과 정확히 일치하는지 확인하는 것처럼, 반도체 설계에서도 실제로 그려진 레이아웃이 처음 설계했던 회로도와 정확히 같은 회로를 나타내는지 확인해야 합니다. 레이아웃 대 회로도 검증은 레이아웃에서 소자와 배선 연결 정보를 자동으로 뽑아낸 뒤, 이를 원래의 회로도와 하나하나 비교해 일치 여부를 확인하는 과정입니다. 두 정보가 다르면 레이아웃 작업 중 실수가 있었다는 신호입니다.
왜 중요한가
레이아웃은 설계규칙 검사를 통과하더라도 배선이 잘못 연결되거나 소자가 빠지는 실수가 있을 수 있는데, 이런 논리적 오류는 기하학적 규칙 검사만으로는 발견되지 않습니다. 레이아웃 대 회로도 검증은 이런 논리적 불일치를 제조 전에 확실히 잡아내는 필수적인 검증 단계로 다뤄집니다.
논문에서는 이렇게 쓰입니다
"Layout versus schematic verification confirmed that the extracted netlist matched the original schematic exactly."
레이아웃 대 회로도 검증을 통해 추출된 넷리스트가 원래 회로도와 정확히 일치함을 확인했다는 뜻입니다.
"An LVS mismatch was traced to a missing via connection in the power routing."
레이아웃 대 회로도 검증 불일치가 전력 배선의 비아 연결 누락에서 비롯되었음을 추적했다는 내용입니다.
조금 더 깊게 보면
이 검증은 레이아웃 도형들로부터 트랜지스터와 배선 연결 관계를 인식해 넷리스트라는 회로 연결 목록을 자동으로 생성하고, 이를 원래 설계된 회로도의 넷리스트와 소자 종류, 크기, 연결 관계 측면에서 비교합니다. 두 넷리스트가 완전히 일치해야 검증을 통과한 것으로 간주됩니다.
주의할 점
레이아웃 대 회로도 검증은 논리적 연결의 일치 여부만을 확인하며, 배선에서 발생하는 기생 저항이나 커패시턴스로 인한 성능 차이까지 잡아내지는 못한다는 점에 유의해야 합니다.