팬아웃 웨이퍼레벨 패키징 (Fan-Out Wafer-Level Packaging)
한 줄 정의: 반도체 칩을 원래 크기보다 넓은 재구성 웨이퍼(또는 패널) 위에 재배치하여, 칩 면적 밖으로도 배선과 단자를 확장(팬아웃)할 수 있게 만드는 웨이퍼 레벨 패키징 기술입니다.
쉽게 풀면
보통의 칩 패키징은 칩 크기 안에서만 연결 단자를 배치할 수 있어 공간이 좁습니다. 팬아웃 웨이퍼레벨 패키징은 원래 칩보다 넓은 인조 웨이퍼 위에 칩을 다시 배열한 뒤, 그 주변 여백까지 활용해 배선과 단자를 넓게 펼쳐 놓는 방식입니다. 마치 작은 사진을 큰 액자에 넣고 액자 여백에 추가로 메모를 적어 넣을 공간을 만드는 것과 비슷합니다. 이렇게 하면 더 많은 입출력 단자를 확보하면서도 패키지 두께를 얇게 만들 수 있습니다.
왜 중요한가
스마트폰이나 웨어러블 기기처럼 얇고 작은 제품에서는 성능은 높이면서 두께와 면적은 줄여야 하는 요구가 커지고 있습니다. 팬아웃 웨이퍼레벨 패키징은 별도의 기판(서브스트레이트) 없이도 많은 입출력을 구현할 수 있어 소형화와 고성능 패키징을 동시에 달성하는 기술로 반도체 후공정 분야에서 중요하게 다뤄집니다.
논문에서는 이렇게 쓰입니다
"팬아웃 웨이퍼레벨 패키징을 적용한 시제품은 기존 볼그리드어레이 패키지 대비 두께를 줄이면서도 입출력 단자 수를 늘릴 수 있었다."
기존 패키징 방식과 비교해 소형화 효과를 설명하는 예문입니다.
"본 연구는 재구성 웨이퍼 제작 과정에서 발생하는 칩 이동(die shift) 문제를 보정하는 방법을 다룬다."
제조 공정에서 발생하는 정밀도 문제를 다루는 예문입니다.
조금 더 깊게 보면
팬아웃 패키징은 칩을 몰딩 재료로 재구성 웨이퍼에 고정한 뒤, 그 위에 재배선층(RDL)을 형성해 칩 밖으로 배선을 확장하는 방식으로 만들어집니다. 이 과정에서 칩의 위치가 미세하게 틀어지는 다이 시프트 문제를 얼마나 정밀하게 보정하느냐가 배선 설계의 정확도에 영향을 줍니다.
주의할 점
일반적으로 재구성 웨이퍼 공정은 칩 배치 정밀도와 몰딩 재료의 열팽창 특성 관리가 까다로워, 대면적화할수록 수율 관리가 더 중요해질 수 있습니다.