테스트 용이화 설계 (Design for Testability)
쉽게 풀면
완성된 칩은 핀 몇십 개만 바깥으로 나와 있어서, 내부 깊숙한 곳에 있는 게이트가 제대로 만들어졌는지 확인할 방법이 마땅치 않습니다. 테스트 용이화 설계는 제조 후 검사를 염두에 두고 처음부터 내부 값을 밀어 넣고 꺼내 볼 수 있는 통로를 회로에 함께 넣어 두는 방식입니다. 약간의 면적과 성능을 대가로 지불하는 대신 불량을 걸러낼 수 있게 됩니다.
왜 중요한가
제조된 칩 가운데 결함이 있는 것을 걸러내지 못하면 불량이 그대로 제품으로 나가므로, 검출률은 반도체 품질의 직접적인 척도입니다. 자동차나 의료기기처럼 신뢰성 요구가 높은 분야에서는 규격이 일정 수준 이상의 결함 검출률을 요구하기도 합니다. 그래서 검사 회로의 면적 부담을 줄이면서 검출률을 높이는 기법이 지속적인 연구 주제가 됩니다.
논문에서는 이렇게 쓰입니다
검출률이라는 이득과 면적이라는 비용을 함께 제시하는 전형적인 보고 방식입니다.
조금 더 깊게 보면
핵심 개념은 내부 노드를 원하는 값으로 만들 수 있는 제어 용이성과 그 값을 외부에서 읽을 수 있는 관찰 용이성이며, 두 가지를 높이기 위해 스캔체인 테스트, 내장 자체 시험, 경계주사 같은 기법이 조합됩니다. 검사 패턴은 고정 결함, 천이 지연 결함, 브리지 결함 같은 결함 모형을 가정하고 자동 패턴 생성 도구가 만들어 내며, 결함 검출률로 품질을 평가합니다. 검사 시간과 패턴 데이터 양을 줄이기 위해 패턴을 압축해 넣고 응답을 압축해 꺼내는 기법이 함께 쓰입니다.
주의할 점
테스트 회로는 정상 동작에는 쓰이지 않지만 면적과 배선, 약간의 지연을 차지하므로 성능과 맞바꿔야 합니다. 또 검사용 경로는 칩 내부를 들여다보는 통로이기도 해서 보안 측면에서 접근 제어가 필요합니다.