웨이퍼레벨 패키징 (Wafer-Level Packaging)

한 줄 정의: 개별 칩으로 잘라내기 전, 웨이퍼 상태 그대로 여러 칩에 대해 한꺼번에 패키징 공정을 수행하여 소형화와 생산 효율을 동시에 높이는 반도체 패키징 방식입니다.

쉽게 풀면

전통적인 반도체 패키징은 웨이퍼를 낱개의 칩으로 자른 뒤, 각 칩을 하나씩 별도의 기판 위에 올리고 배선을 연결하는 방식으로 진행되었습니다. 웨이퍼레벨 패키징은 이 순서를 바꿔서, 아직 자르지 않은 둥근 웨이퍼 상태에서 배선과 보호막, 범프 같은 패키징 작업을 여러 칩에 대해 동시에 처리한 뒤 마지막에 낱개로 잘라내는 방식입니다. 케이크를 미리 통째로 장식한 다음 조각으로 자르는 것과 케이크를 조각으로 자른 뒤 각 조각을 따로 장식하는 것의 차이에 비유할 수 있습니다. 웨이퍼 단위로 한꺼번에 작업하기 때문에 개별 칩을 하나씩 다루는 것보다 훨씬 효율적입니다.

왜 중요한가

스마트폰이나 웨어러블 기기처럼 크기와 두께가 중요한 제품에서는 패키지 자체가 칩과 거의 같은 크기로 작아지는 것이 큰 장점이 되며, 웨이퍼 단위 공정 덕분에 대량 생산 시 비용도 절감될 수 있습니다. 이런 이유로 웨이퍼레벨 패키징은 소형화와 고집적화를 동시에 요구하는 최신 반도체 후공정 연구에서 핵심적으로 다뤄집니다.

논문에서는 이렇게 쓰입니다

"The fan-out wafer-level packaging process enables a larger number of I/O redistribution layers without increasing the die size."

팬아웃 웨이퍼레벨 패키징 공정이 다이 크기를 늘리지 않고도 더 많은 입출력 재배선층을 가능하게 한다는 내용으로, 소형화와 배선 밀도 사이의 관계를 다루는 서술입니다.

"We evaluated the thermal reliability of the wafer-level chip-scale package under repeated temperature cycling conditions."

웨이퍼레벨 칩스케일 패키지의 열적 신뢰성을 반복적인 온도 사이클 조건에서 평가했다는 내용으로, 패키징 신뢰성 시험에서 자주 다뤄지는 주제입니다.

조금 더 깊게 보면

웨이퍼레벨 패키징은 크게 패키지 크기가 칩과 거의 동일한 팬인 방식과, 재배선층을 칩 바깥으로 확장해 더 많은 단자를 배치할 수 있는 팬아웃 방식으로 나뉩니다. 앞서 다룬 실리콘관통비아 기술과 결합되면 여러 웨이퍼를 적층해 3차원 구조로 만드는 웨이퍼레벨 적층 패키징으로 확장되기도 합니다.

주의할 점

패키지가 칩과 거의 같은 크기로 작아지는 만큼 방열 면적과 기계적 강도가 줄어들 수 있어, 소형화의 이점과 열·기계적 신뢰성 사이의 균형을 함께 고려해야 합니다.