래치업 효과 (Latch-Up Effect)
쉽게 풀면
CMOS 칩 안에는 설계자가 의도하지 않은 트랜지스터 구조가 숨어 있는데, 평소에는 잠들어 있다가 특정 조건이 되면 갑자기 깨어나 스스로를 계속 켠 상태로 유지시킵니다. 마치 도미노가 한 번 넘어지면 스위치를 꺼도 계속 쓰러지는 것처럼, 한 번 시작되면 전원을 다시 켜기 전까지 멈추지 않습니다. 이 상태에서는 회로가 낮은 저항의 전류 통로가 되어 버려서 정상적인 신호 동작이 불가능해집니다. 심한 경우 과전류로 인해 칩 내부가 열화되거나 파괴될 수 있습니다.
왜 중요한가
래치업은 CMOS 집적회로의 신뢰성과 직결되는 문제이기 때문에 반도체 설계 및 공정 논문에서 꾸준히 다뤄집니다. 특히 미세 공정으로 갈수록 소자 간 간격이 좁아지면서 기생 구조 간 결합이 강해져 래치업에 더 취약해질 수 있어, 이를 방지하는 설계 규칙과 공정 기법이 중요한 연구 주제가 됩니다.
논문에서는 이렇게 쓰입니다
회로 레이아웃에 보호 구조를 추가해 래치업이 잘 일어나지 않도록 하는 설계 기법을 소개하는 문장입니다.
극한 환경 시험 중 래치업으로 인해 실제 소자가 손상된 사례를 보고하는 문장입니다.
조금 더 깊게 보면
래치업은 CMOS 구조 내에 자연적으로 형성되는 npn과 pnp 기생 바이폴라 트랜지스터가 서로의 컬렉터와 베이스를 공유하며 실리콘 제어 정류기(SCR)와 유사한 4층 구조를 이루기 때문에 발생합니다. 두 기생 트랜지스터의 전류 이득의 곱이 1을 넘어서면 양의 되먹임이 성립되어 래치업이 트리거됩니다. 방지책으로는 가드링 삽입, 웰과 기판의 접지 저항 낮추기, 트렌치 분리 등이 사용됩니다. CMOS 구조 내부에 기생적으로 형성되는 PNP와 NPN 바이폴라 트랜지스터가 서로의 컬렉터와 베이스를 맞물려 사이리스터와 같은 양성 되먹임 구조를 이루고 있다가, 특정 조건에서 이 구조가 켜지면 전원과 접지 사이에 매우 낮은 저항의 경로가 형성됩니다.
주의할 점
래치업은 단순한 노이즈나 일시적 오동작과 달리 전원을 차단했다가 재인가해야 해제되는 경우가 많으므로, 일반적인 신호 잡음 문제와 혼동하지 않아야 합니다. 한번 래치업이 시작되면 게이트 전압을 정상으로 되돌려도 전류가 유지되며 전원을 완전히 차단해야만 꺼지므로, 예방을 위해 가드링이나 트렌치로 기생 소자 간 거리를 늘리는 레이아웃 기법이 사용됩니다.